東芝發(fā)布將ESD保護元件縮小約2/3的技術
發(fā)布時間：2016/6/17 訪問人數(shù)：874次
東芝在功率半導體相關國際學會“ISPSD 2016”上，發(fā)布了使集成在電源IC上的ESD（靜電放電）保護元件實現(xiàn)小型化的技術。人體放電模式（HBM）是ESD耐受性的指標之一，此次將HBM達到±2kV的ESD保護元件的尺寸縮小到了原來的32％，減小了約2/3。
此次的技術主要用于0.13μm模擬功率半導體的制造工藝。該工藝適合耐壓數(shù)十V到100V的電源IC等。據(jù)東芝相關負責人介紹，如果這些IC采用該工藝，可使IC的總體芯片面積“縮小百分之幾”。百分之幾聽起來并沒有多少，但“要使芯片面積縮小百分之幾，必須在技術上進行重大改進，比如減小導通電阻，或者推進工藝的升級換代。正因為如此，此次的成果才具有重大意義”。
此次通過更改晶體管（LDMOS）構造，提高了ESD耐受性。在更改構造之前，東芝通過仿真發(fā)現(xiàn)，發(fā)生ESD時，電流會流向晶體管內(nèi)電場集中部分的近旁位置，導致“晶格溫度”上升，從而造成熱破壞。根據(jù)這一結果，研發(fā)人員擴大了晶體管內(nèi)為分離元件而設置的“STI”區(qū)域和位于漏極下側的P-well層的重疊部分（h）（圖1）。通過這種方法改變了電流的通路，以防電流流向電場集中部分的近旁位置，從而將ESD耐受性提高到了約4倍。而且，還將ESD耐受性的偏移量（標準偏差）減小到了原來的約1/12（圖2）。由此實現(xiàn)了ESD保護元件的小型化。
為了增加重疊部分h的長度，此次朝著源極一側延長了P-well層，朝著漏極一側加長了STI區(qū)域。如果只是朝著源極一側延長P-well層，該層與n型Well層之間的距離就會縮短，導致耐壓降低。因此，此次還朝著漏極一側加長了STI區(qū)域。
東芝的0.13μm模擬功率半導體制造工藝除了CMOS（C）、DMOS（D）、雙極型晶體管（Bi）之外，還要混載電阻及電容器等被動元件。該工藝分為三大類，包括主要面向電源用IC的“CD-0.13”（DMOS耐壓）、主要面向馬達控制用IC的“CD-0.13BL”、主要面向車載用IC的“BiCD-0.13”。此次發(fā)布的技術將首先應用于CD-0.13工藝，采用這種CD-0.13工藝的模擬功率半導體產(chǎn)品將在2017年度內(nèi)推出。東芝還打算將該技術推廣至CD-0.13BL及BiCD-0.13。
